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서울공대 이야기

반도체 칩의 금속배선 공정 연구

2004.07.15 07:06

lee496 조회 수:12063

반도체 칩의 금속배선 공정 연구

 

김재정

서울대학교 공과대학 응용화학부 교수

 

 반도체 칩 내의 트랜지스터, 축전지, 저항, 다이오드 등의 소자를 구동하기 위한 금속 배선은 10nm 두께의  티타늄(titanium, Ti) 또는 탄탈륨(tantalium, Ta)의 접착층(glue layer) 위에 접착층과 동종인 TiN 또는 TaN으로 구성되어 있는 15nm 두께의 확산방지막(barrier metal layer) 그리고 최소 350nm 두께의 알루미늄(aluminum, Al) 또는 구리(copper, Cu)의 주배선금속의 샌드위치 구조로 구성되어 있다. 이러한 금속 재료의 조합으로 형성된 배선의 층 수는 트랜지스터의 동작 속도와 배선을 통한 전류 도달속도(access time)와의 관계로 결정되는데, 상대적으로 느린 동작 속도를 보이는 DRAM의 배선은 256M bit까지의 집적도에서는 비트 라인(bit line)을 제외하고 2층 금속배선으로 설계되며, 1G bit에서 현재의 알루미늄이 주배선금속인 경우는 3층까지, 또는 구리를 사용할 경우 2층으로 하는 설계가 예상된다. CMOS logic에서 0.25CMOS 경우 5 ~ 6층이, 그리고 0.18CMOS의 경우는 6 ~ 7층의 금속배선이 사용되는 것에서 볼 수 있듯이 트랜지스터의 길이가 작아질수록 그에 부합되는 빠른 전류 전달 속도를 얻기 위해 더 많은 금속배선 층수가 필요하게 된다.

주배선금속재로 현재까지 가장 폭 넓게 사용되고 있는 알루미늄은 2.66 μΩcm의 낮은 비저항을 갖으며 기상 화학 증착(chemical vapor deposition: CVD)과 스퍼터링 증착(physical vapor deposition: PVD)의 조합으로 애스펙 비(aspect ratio: AR)10이며 직경이 0.18 ㎛ 이하의 홀을 완벽하게 메우는 정도로 개발되어 있어, 알루미늄의 한계는 매립 공정에서 보다는 패턴닝 공정, 전기적 이동과 스트레스 이동(stress migration)에서 나타날 것으로 보인다.

  그림1에서와 같이 배선 공정에서 상감공정(damascene process) 도입할 경우 공정을 단순화시키고 플라즈마 식각에서 낮은 선택비에 기인하는 노광후 감광제의 높은 애스펙 비에 따른 패터닝 공정 한계의 해결을 동시에 구현할 수 있다. 그에 따라 비활성 반응물에 의해 상온에서 플라즈마 식각 공정이 불가능하였던 구리를 배선 금속으로서 사용할 수 있게 되었으며, 박막 형성에 있어 현재까지 PVDCVD 같은 건식 방법에서 전기화학적 방법에 기초를 둔 전기도금(electro-plating: EP) 공정이나 무전해도금(electroless plating: ELP) 공정과 같이 습식방법으로 증착 방법으로 변하게 되었다. PVD 방법은 높은 애스펙비에서 피복성이 중요한 문제이며, CVD는 화학적으로나 열적으로 안정되고, 200/min 정도의 증착 속도를 갖는 전구체의 개발이 필요하다. 최근 CVD 증착 중에 화학 주기율표 7족 화합물을 촉매제로 첨가하여 우수한 증착 특성을 만드는 연구가 활발히 진행되고 있다. 습식 방법에 의한 구리 증착은 건식 증착 보다 낮은 1.8μΩcm 정도의 비저항과 200/min 이상의 높은 증착 속도를 얻을 수 있으며, 전해액 내의 유기 첨가제의 도입으로 홀을 완전히 매립하는 하부선증착(bottom-up filling) 방식이 가능하여, 현재 가장 일반적인 구리의 증착 방식이다. EP의 주요 기술은 초기 증착 단계에서 박막의 특성이 결정됨에 따라 계면의 처리 기술과, 평탄제(leveler), 가속제(accelerator), 저속제(suppressor), 고광제(brightener) 등 유기물의 최적 조합, 그리고 전류 및 전압의 인가 방식 등이다. EP에 의한 구리 증착에서는 웨이퍼 표면에 시드층(seed layer)이 필요하며, 이러한 시드층 구리는 PVD, CVD 혹은 ELP로 형성된다. ELP 구리 박막은 산소 결합에 의한 비저항 증가가 해결 과제이다. 그림2 ELP 구리를 시드층으로 EP 구리를 주배선재로 유기첨가제를 최적화하여 하부선 증착 공정을 시행한 SEM 사진이다.

배선에서의 RC 지연에서 R을 줄이기 위하여 구리 이후의 후보는 은(Ag) 유일하다. 구리는 알루미늄 경우와는 달리 표면 산화막에 의한 보호막(passivation) 효과가 크지 않아 산화막 생성이 계속되는 것으로 알려져 있으며, Si 또는 SiO2내의 확산계수가 보통의 금속에 비하여 2 오더(order)가 크기 때문에 400℃ 열처리에서 소자의 파괴를 막기 위해서는 확산을 방지하기 위한 박막을 개발하는 것이 필수적이다. 이에 산화에 대한 저항성이 크고, 실리사이드가 형성되지 않아 확산방지용 박막의 부담이 상대적으로 작으며, 비저항이 가장 낮은 은이 배선용 금속으로서 최종 연구 대상이 될 것으로 예측된다. 은은 상온에서 금속 중 가장 낮은 1.59μΩcm의 비저항을 갖는다. CVD에 의한 은의 증착을 위하여 현재 개발되고 있는 전구체의 경우 유기 화합물와 무기 화합물로 나누어진다. [AgC(CF3)=CF(CF3)]n[Ag(n-C5H5 )(PR3)3]n와 같은 유기 화합물의 경우 공기 중에 수분과의 반응을 통해 매우 불안정한 상태로 존재하며, 무기화합물 전구체는 휘발성이 매우 낮아 공정 조건을 잡는데 어려움을 안고 있다. CVD를 통해 얻어지는 의 비저항값은 2.5μΩcm 이상으로 bulk 값보다 매우 높은 차이를 나타내고 있다. PVD를 통한 은의 증착 방법은 CVD와 비교했을 때 상대적으로 낮은 비저항값을 갖고 있지만 피복성 문제를 해결하는 데는 많은 어려움을 갖고 있으며 공정 변수가 많다는 단점을 안고 있다. EPELP기술은 PVD보다는 공정 변수가 적고 작업이 간단하며 무엇보다 voidseam의 문제를 해결할 수 있다는 점에서 큰 장점을 갖고 있다. 또한 증착된 막의 비저항값도 약 1.6μΩcm로 가장 낮은 수치를 얻을 수 있다. 다만 재료 특성이 우수한 은의 신뢰성 확보과 고체응집(agglomeration) 해소가 연구 과제로 남아 있다.

금속의 박막 증착 방식에는 상기에 언급된 방법 이외에도 금속을 융점이 낮은 나노 크기의 입자로 만들어 분산상에서 증착하는 spin-on-metal 방식의 개발도 관심있게 지켜볼 필요가 있다.

 

그림1. EP Cu를 이용한 배선 scheme (ITRS 2001).

 

그림2. ELP Cu와 EP Cu에 의한 하부선증착 공정

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