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서울공대 이야기

화학공학의 토대에 세워진 반도체 3

2004.12.02 08:47

lee496 조회 수:10332

화학공학의 토대에 세워진 반도체

 

 

(1) Si3N4 화학기상증착법

기본 공정은 2절 2)의 (3)에서 기술된 내용과 동일하나 단 반응가스로서 silane(SiH4)이나 dichlorosilane(SiH2Cl2)에 nitrogen의 source인 암모니아를 사용하여 약 700~800℃에서 Si3N4 박막을 증착한다.


SiH4 + NH3 → Si3N4 + H2

SiH2Cl2 + NH3 → Si3N4 + HCl + H2


(2) 축전기 구조

 

<그림 10> 여러 가지 모양의 D램 축전기

그림 10과 같이 축전기의 외관 모양은 변화하고 있으나, 두 개의 전극 사이에 유전물질을 갖고 있는 동일한 구조이며, 30fF의 축전용량을 갖기 위하여 전극의 면적과 ε값을 늘리는 데 그 변화의 핵심이 있다.


4) 배선공정


배선공정 기술(interconnection technology)은 반도체 집적회로(integrated circuit)를 완성시키기 위해서 평면공정으로 형성된 각 소자(device)들을 전기적으로 서로 연결시켜 주는 공정기술이다. 이러한 배선공정 기술은 크게 층간절연막, 실리사이드(silicide), 확산방지막(diffusion barrier), 금속배선(metal interconnect) 공정 등으로 나눌 수 있는데, 이러한 배선공정은 소자간 신호전달시 전기적 지연과 손실을 최소화하고 아울러 한층 빠르고 신뢰성 있는 소자를 만드는 역할을 하는 기술분야이다.

층간절연막으로는 다양한 방법으로 증착되는 SiO2가 거의 대부분을 차지하며, 금속배선 재료로는 전통적으로 텅스텐(W)과 알루미늄(Al)을 사용하였는데 이는 알루미늄만이 가지는 많은 장점(낮은 저항, 식각의 용이성, SiO2와의 우수한 접착성)에 기인한다. 그러나 신뢰성(electro migration, EM과 stress migration, SM 또는 부식, hillock)이 열악한 것과 내열성이 약한 것 그리고 Si와 직접 닿을 때 상호확산에 의한 알루미늄 스파이킹(Al spiking) 형성 등의 단점이 있으며, 소자의 고집적화로 더욱 낮은 비저항을 가지는 재료가 요구됨에 따라 90년대에 접어들면서 많은 회사들이 구리(Cu) 배선을 연구하게 되었다. 알루미늄이나 텅스텐 금속배선 재료를 사용시 층간절연막과의 접착성(adhesion) 향상 그리고 금속확산을 방지하기 위해서 100Å Ti와 150Å TiN 사이에 위치하게 되어 전체적인 금속배선의 구조는 Ti/TiN/Al/Ti/TiN 형태가 되며 이때 알루미늄의 두께는 3500Å 이상을 사용한다. 따라서 배선공정은 층간절연막으로서의 SiO2 위에 Ti/TiN/Al/Ti/TiN 적층을 증착한 후 리소그래피, 식각에 의한 금속배선 형성과 이러한 일련의 과정을 반복하여 2층 배선 또는 그 이상의 배선공정이 완성된다.

(1) SiO2 화학기상증착

배선공정에서 사용되는 절연막의 조건 중 하나는 저온화 가능 공정이다. 금속은 고온에서 변성이 일어나게 되므로 400℃ 이하의 CVD SiO2의 공정이 필요하다. 이를 위해 source gas 중 가장 일반적으로 사용되는 것은 Si alkoxide 유기화합물인 TEOS(tetra ethyl ortho silicate)인데, 1961년에 사용된 이후 현재까지 다양하게 응용되고 있다.

저온화의 또 하나의 방향은 활성화 CVD 공정의 개발이다. 저온에서의 반응을 일으키기 위해 촉매를 사용하는 방법, 압력을 낮추는 방법 등이 있으나 가장 대표적인 것은 플라즈마의 사용이다. RF glow discharge에서 CVD를 하는 시도가 1965년경부터 시작되어 여러 종류의 플라즈마 CVD 장치가 개발되면서 특히 반도체 분야에서 급속히 플라즈마 CVD 막의 실용화가 진행되었다. 1982년경부터 microwave, ECR(Electron Cyclotron Resonance) 등을 이용한 활성화 플라즈마 CVD가 검토되기 시작했고, 최근에는 레이저를 이용한 광 CVD가 관심을 끌고 있다.


(2) 금속

(가) 스퍼터링

고체의 표면에 고에너지의 입자(대부분은 전장으로 가속된 정이온)를 충돌시키면 그 고체 표면의 원자․분자가, 그러한 고에너지 입자와 운동량을 교환하여 표면에서 밖으로 튀어나오게 된다. 이 현상을 ‘스퍼터링’(sputtering) 현상이라 부른다. 이 현상은 1784년 그로브(Grove)에 의해서 개발되고 이후 1870년대부터 박막에 이용되어왔는데, 실용화되어 공업기술로써 넓게 이용되게 된 것은 1960년 이후이다.

Ti 또는 Al 또는 W metal target을 큰 운동에너지를 갖는 아르곤(argon) 가스로 충돌시키면 target으로부터 중성금속, 이온화된 금속 등이 튀어나오고 이 금속들이 상대적으로 낮은 에너지로 웨이퍼와 충돌하여 금속 박막이 증착된다.


(나) 화학기상증착

CVD법은 금속을 포함하고 있는 전구체(precursor)의 종류, 증착압력, 가스의 반응성을 향상시키기 위한 방법의 종류 등에 따라 분류될 수 있다.

전구체의 종류에 따라 크게 나누면 금속원자에 결합되어 있는 물질이 유기물인 경우 유기금속화학증착법(MOCVD, Metal-Organic CVD), 무기물인 경우 무기화학증착법(Inorganic CVD)이라고 한다. 유기금속화학증착법은 CVD법이 가지고 있는 장점에 더하여 결합에너지가 낮은 유기원소가 착화합물(ligand)로 금속원자와 화학적으로 결합되어 있기 때문에 보다 낮은 온도에서 증착이 가능하며 후열처리가 필요없는 반면에, 착화합물질인 C, O 등이 박막 내에 잔류할 수 있다. 이에 반해 무기화학증착법은 일반적으로 F, Cl들의 halide 결합을 하고 있어 상대적으로 높은 온도가 필요하며, 부식성의 부산물이 발생하고 이것이 박막 내에도 잔류하여 물성을 저하시킨다. 그러나 계단덮힘률(step coverage)은 상대적으로 좋다. 금속원자와 결합되어 있는 원자들의 종류에 따라 전구체의 화학적 특성이 다르고, CVD법은 화학반응에 의해 증착이 일어나기 때문에 좋은 물성의 전구체를 선택하는 것이 대단히 중요하다.


D램은 1947년 반도체를 이용한 트랜지스터가 발명된 이래 개별 소자(discrete device) 시대를 거쳐, 1965년 64Bit의 기억용량을 갖는 초보적인 제품이 생산되면서 첫선을 보이게 되었다. 그 이후 1967년 IBM의 데너드(R.H. Dennard)에 의해서 1개의 트랜지스터를 가진 D램이 개발되었고, 미국 인텔(Intel)사에서 1970년 3개의 트랜지스터로 구성된 1KBit(Kb) 용량을 가진 기억소자(memory cell 혹은 cell)와 1972년 4Kb의 기억소자를 발표함으로써 사실상의 D램을 태동시켰으며, 계속되는 공정기술의 비약적인 발전으로 말미암아 1977년 64Kb D램 제조 이후 각 세대가 변화하는 매 3년마다 약 4배에 달하는 기억용량의 증가를 보여왔다. 하지만 이와 같은 기억용량의 증가에도 불구하고 D램 칩 자체의 크기는 양산제품의 수율, package에 있어서의 제한, 생산성 및 단가 등의 이유로 매 세대마다 1.4배씩 증가하는 데 그쳐왔으며, 따라서 이러한 기억용량 증가를 만족하기 위해서는 D램 칩의 약 50%에 달하는 면적을 차지하는 기억소자의 크기를 같은 기간인 매 3년마다 약 3배(≒4/1.4배)로 감소시켜야만 하였다.

집적회로(integrated circuit, IC) 제조공정의 노광 및 식각 공정기술의 발전은 minimum feature size를 1.4배씩 감소시키는 데 기여해 왔고 따라서 기억소자의 크기를 매 세대마다 약 2배(≒1.42배)로 줄여왔으나, 나머지 1.5배에 달하는 기억소자 크기 축소는 ‘새로운 기억소자 구조의 개발’이라는 과정을 거치면서 이루어져야 하였다. 그러므로 D램 개발에 있어서의 최대 관점은 미세패턴을 형성시키는 데 필요한 포토리소그래피 및 식각과 같은 공정기술의 개발 이외에도, 정보전하를 저장할 core array, 즉 기억소자를 어떻게 효율적으로 축소시키느냐에 달려 있다. 더욱이 차세대 256Mb D램의 경우 공정기술의 수준은 거의 한계에 가까워지므로 새로운 기억소자의 구조에 대한 연구를 통한 기억소자 크기 감소의 필요성이 더욱더 요구된다.

하지만 이러한 기억소자의 크기 감소에 따른 축전기가 차지하고 있는 면적의 축소는 기억된 정보의 유지를 위한 충분한 축전용량을 확보하는 데 있어 심각한 제약요소가 되고 있다. 특히 64Mb D램 이후의 기억소자에 대해서는 α-particle에 의한 soft error 및 기타 필연적으로 발생되는 잡음 등으로부터 소자회로의 동작을 위한 충분한 정보전하를 유지하기 위해 기억소자의 축소에 관계없이 축전기의 축전용량을 25~30fF/cell 이상이 되도록 유지시켜야 한다. 이를 위하여 기억소자 내에서 트랜지스터와 축전기의 배열방식을 3차원적인 구조로 변화시켜 서로간에 거리를 좁힘으로써 각각이 차지하는 면적을 최대한도로 감소시켜 왔으며, 또한 축전기 자체의 구조 역시 3차원적 형태로 변화시켜 제한된 면적에서 최대의 표면적을 갖도록 하는 방향으로 연구가 진행되어 왔다.

이러한 구조적인 변화를 통한 시도 이외에도 정보전하가 실제로 축전되는 영역[Charge Storage Electrode 혹은 Storage Node, Lower Electrode, Second Gate(SG)라 부름]의 표면적을 증가시키기 위하여 Storage Electrode의 표면에 요철을 형성시킨다거나, 혹은 더 나아가 축전기의 양 전극[Storage Electrode와 Plate Electrode(혹은 Upper Electrode, Third Gate(TG)라 부름)] 사이를 박막으로 증착하여 단순한 형태의 축전기 구조로도 많은 양의 전하를 축적할 수 있는 방법에 대한 연구도 활발히 진행되고 있다.



3. 향후 반도체 제조공정에서의 화학공정


반도체 공정은 그 발전속도만큼이나 재료와 공정의 극심한 변화를 보이고 있다. 앞에서 기술한 바와 같이 화학공정에 기초를 둔 전자소자 공정은 상대적으로 거시적 공정으로부터 미세공정화되는 경향에 편승하여, 물리적 상태의 공정으로부터 계면과 원자․분자를 제어하여야 하는 화학적 공정으로 전이하고 있는 것이 현재 추세이다.

이러한 예는 증착을 분자 수준에서 이루는 원자층 증착(Atomic Layer Depositon, ALD), 배선의 주요 기술인 화학적․기계적 연마(Chemical Mechanical Polishing, CMP), 저유전막(Low-k dielectric) 개발 그리고 전기화학에 기초한 전해 구리박막 증착 같은 최첨단기술이 모두 화학공정에 기초를 두고 있는 것을 보아도 쉽게 파악할 수 있다. 따라서 현재의 IT 분야의 재료와 공정에 주춧돌이 되고 있는 화학공정은 그 영역이 지속적으로 확대될 것으로 쉽게 예측할 수 있다. 

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